实用EDA技术与VHDL教程

1.6.1　查找表结构　44
1.6.2　多路开关结构　45
1.6.3　多级与非门结构　46
1.7　FPGA的结构原理　46
1.7.1　Spartan-II和Spartan-IIE系列FPGA的结构框图　48
1.7.2　Spartan-II和Spartan-IIE系列FPGA的组成部分　49
1.7.3　Virtex-II系列FPGA的结构框图　55
1.7.4　Virtex-II系列FPGA的组成部分　57
习题　64
第2章　EDA常用设计软件介绍　66
2.1　Xilinx ISE软件概述　66
2.1.1　设计输入　68
2.1.2　综合与布局布线　73
2.1.3　功能仿真　78
2.1.4　用ModelSim进行行为级仿真　80
2.2　Actel Libero IDE软件概述　81
2.2.1　设计输入　83
2.2.2　功能仿真　88
2.2.3　综合与布局布线　91
2.2.4　编程下载　97
2.3　Altera Quartus II开发流程　98
2.3.1　设计输入　100
2.3.2　综合　101
2.3.3　布局布线　102
2.3.4　仿真　103
2.3.5　编程与配置　106
2.3.6　QuartusⅡ的常用设置　107
习题　109
第3章　VHDL硬件描述语言　110
3.1　VHDL的基本元素　110
3.1.1　标识符　110
3.1.2　数据对象　112
3.1.3　数据类型　116
3.1.4　运算符和操作符　122
3.2　VHDL程序的基本结构　126
3.2.1　实体说明　129
3.2.2　结构体　132
3.2.3　程序包　137
3.2.4　库　139
3.3　VHDL的主要语句　142
3.3.1　进程语句　142
3.3.2　信号赋值语句　146
3.3.3　顺序描述语句　150
3.3.4　并行描述语句　167
3.3.5　GENERIC语句　170
3.3.6　GENERATE语句　172
3.3.7　BLOCK语句　176
3.3.8　过程及函数　180
3.4　VHDL的属性描述　188
3.4.1　值类属性　189
3.4.2　函数类属性　191
3.4.3　信号类属性　196
3.4.4　数据类型类属性　199
3.4.5　数据范围类属性　200
3.5　VHDL中的配置　201
3.5.1　默认连接和默认配置　201
3.5.2　元件配置　203
3.5.3　块的配置　206
3.5.4　结构体配置　208
习题　209
第4章　有限状态机设计　210
4.1　状态机　210
4.2　不带控制输入的状态机　210
4.3　带控制输入的状态机　215
4.4　状态机的无用状态处理　218
4.5　用状态机设计多通道A/D转换　219
习题　229
第5章　VHDL规范化标准及常见Warning分析　230
5.1　编码设计　230
5.2　可综合代码描述规则　231
5.2.1　复位　232
5.2.2　时钟　234
5.2.3　接口异步信号处理　236
5.2.4　寄存器和锁存器　237
5.2.5　有限状态机　239
5.2.6　使用If-then-else的有优先权的译码器　243
5.2.7　使用Case语句的多路复用　243
5.2.8　解码器　244
5.2.9　计数器　244
5.2.10　运算　245
5.2.11　输入/输出(I/O)　247
5.2.12　异步设计　248
5.3　设计优化　248
5.3.1　标准单元实现　249
5.3.2　复杂逻辑单元共享　249
5.3.3　中间信号　249
5.3.4　针对目标FPGA的优化　250
5.3.5　综合工具设置优化　250
5.4　常见Warning分析及消除　251
习题　253
第6章　EDA技术综合实验指导　254
6.1　综合实验1-频率测量设计　254
6.1.1　系统设计　255
6.1.2　模块设计与实现　260
6.2　综合实验2-UART设计　269
6.2.1　系统设计　273
6.2.2　模块设计与实现　290
6.3　综合设计与实验　321
参考文献　322