Verilog HDL与CPLD/FPGA项目开发教程(第2版)

. 方法，注重软件编程与硬件实现相结合，在项目开发
实践过程中去理解和体会可综合、不可综合、并行设
计的概念，从而在实践中锻炼编程、调试能力，培养
良好的编程风格和创新能力。附录中给出了数字系统
设计中的常见问题解析。
本书可作为高等院校电子工程、计算机、微电子
、自动控制等相关专业EDA课程的教材，也可作为EDA
初学者或工程技术人员的参考资料。

1.5 Quartus II软件开发环境的应用
1.5.1 简单的三人表决器功能描述
1.5.2 文本方式输入
1.5.3 原理图方式输入
1.6 技能实训
第2章 Verilog HDL（硬件描述语言）
2.1 Verilog HDL基础知识
2.1.1 Verilog HDL的基本结构
2.1.2 Verilog HDL的数据类型
2.1.3 Verilog HDL的运算符及表达式
2.1.4 Verilog HDL的基本语句
2.2 Verilog HDL实例设计
2.2.1 闪烁灯设计
2.2.2 流水灯设计
2.3 技能实训
2.3.1 闪烁灯实训设计
2.3.2 流水灯实训设计
第3章 基于CPLD/FPGA的单元项目开发
3.1 项目1 设计基本逻辑门电路
3.2 项目2 设计译码器
3.2.1 任务1 设计3-8译码器
3.2.2 任务2 设计八段LED数码管译码电路
3.2.3 技能实训
3.3 项目3 编码器和数据选择器设计
3.3.1 任务1 设计8-3优先编码器
3.3.2 技能实训
3.3.3 任务2 设计4-1数据选择器
3.3.4 技能实训
3.4 项目4 触发器设计
3.4.1 任务1 触发器概述
3.4.2 任务2 识别基本触发器
3.4.3 任务3 识别触发器的逻辑功能
3.4.4 任务4 设计时钟触发器
3.4.5 任务5 设计直接置位复位触发器
3.4.6 任务6 转换不同逻辑功能的触发器
3.4.7 技能实训
3.5 项目5 全加器设计
3.5.1 任务1 设计一位全加器
3.5.2 任务2 设计串行进位加法器
3.5.3 任务3 设计先行进位加法器
3.5.4 任务4 设计加减法器
3.5.5 技能实训
3.6 项目6 计数器设计
3.6.1 任务1 设计二进制计数器
3.6.2 任务2 设计七进制计数器
3.6.3 任务3 采用异步置数和同步清零的方法设计七进制计数器
3.6.4 技能实训
3.3.7 项目7 乘法器设计
3.7.1 任务1 利用被乘数左移法设计无符号乘法器
3.7.2 任务2 利用部分积右移法设计无符号乘法器
3.7.3 任务3 设计带符号乘法器
3.8 项目8 键盘LED发光二极管应用设计
3.8.1 任务1 键盘LED发光二极管应用之一
3.8.2 任务2 键盘LED发光二极管应用之二
3.8.3 任务3 键盘去抖动设计
3.8.4 技能实训
3.9 项目9 静态、动态LED发光二极管显示
3.9.1 任务1 静态数码管的显示设计
3.9.2 任务2 动态数码管的显示设计
3.9.3 技能实训
3.10 项目10 点阵LED显示屏及其汉字显示
3.10.1 任务1 点阵LED显示屏测试
3.10.2 任务2 汉字显示
3.10.3 技能实训
3.11 项目11 蜂鸣器应用设计
3.11.1 任务1 发出报警声
3.11.2 任务2 设计简易数字电子琴
3.11.3 任务3 设计“梁祝”音乐片段
3.11.4 技能实训
3.12 项目12 LCD液晶显示系统设计
3.12.1 任务1 了解液晶显示的基础知识
3.12.2 任务2 液晶屏滚动显示 “www.ccit.js.cn”字符
3.12.3 技能实训
3.13 项目13 UART异步串行通信设计
3.13.1 任务1 串行通信基础知识
3.13.2 任务2 串行发送模块设计
3.13.3 任务3 串行接收模块设计
3.13.4 课后思考
第4章 基于CPLD/FPGA的综合项目开发
4.1 项目1 基于Verilog HDL的数字时钟设计与实现
4.1.1 任务1 任务提出及设计分析
4.1.2 任务2 分频模块设计
4.1.3 任务3 校时模块设计
4.1.4 任务4 计时处理模块设计
4.1.5 任务5 报时模块设计
4.1.6 任务6 显示模块设计
4.1.7 任务7 顶层模块设计
4.1.8 任务8 下载调试运行
4.1.9 技能实训
4.2 项目2 基于Verilog HDL的交通信号灯模拟控制设计
4.2.1 任务1 任务提出及设计分析
4.2.2 任务2 初始化模块设计
4.2.3 任务3 分频模块设计
4.2.4 任务4 控制A方向4盏灯亮灭模块设计
4.2.5 任务5 控制B方向4盏灯亮灭模块设计
4.2.6 任务6 A、B方向各种灯剩余时间的显示模块设计
4.2.7 任务7 顶层文件设计
4.2.8 任务8 下载调试运行
4.3 项目3 基于Verilog HDL的四路数字式竞赛抢答器设计
4.3.1 任务1 任务提出及设计分析
4.3.2 任务2 信号锁存电路设计
4.3.3 任务3 计分电路设计
4.3.4 任务4 数码管显示电路设计
4.3.5 任务5 顶层文件设计
4.3.6 任务6 下载调试运行
4.3.7 课后思考
附录
附录A Verilog HDL关键字
附录B Quartus II支持的Verilog HDL数据类型和语句
附录C 基于Verilog HDL的 CPLD/FPGA设计常见
问题解析
参考文献