Xilinx FPGA设计权威指南——Vivado集成设计环境
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编辑推荐
Vivado是全球著名的可编程逻辑器件厂商Xilinx推出的新一代集成开发环境,其设计理念与其前身ISE相比有着显著的进步:更加强调以IP为中心的系统级设计思想;允许设计者在多个方案中探索zui优的实现方法;提供了更高效的时序收敛能力;提供设计者对FPGA布局布线高效的控制能力等。另外,高级综台工具-Vivado HLS也是Vivado集成设计环境的一大亮点,使得设计者可以使用高级编程语言对FPGA设计进行建模,并通过高级综合工具HLS将设计模型自动转换成RTL级的描述。
《EDA工程技术丛书·Xilinx FPGA设计quanwei指南:Vivado集成设计环境》从逻辑设计、嵌入式系统设计、数字信号处理等不同的应用角度,通过典型的设计实例,由浅入深地论述了Vivado的设计理念和设计方法;使读者通过对Vivado设计工具的系统学习,掌握其设计思想精髓,提高FPGA设计效率。
主要内容
·Vivado设计导论
·Vivado调试流程
·Vivado HLS信号处理流程
·Vivado部分可重配置设计流程
·Vivado工程模式和非工程模式设计流程
·基于IP的嵌入式系统设计流程
·System Generator设计流程
·Vivado高级设计技术
内容简介
书籍 计算机书籍
本书全面系统地介绍了Xilinx新一代集成开发环境Vivado的设计方法、设计流程和具体实现。全书共分8章,内容包括: Vivado设计导论、Vivado工程模式和非工程模式设计流程、Vivado调试流程、基于IP的嵌入式系统设计流程、Vivado HLS设计流程、System Generator设计流程、Vivado部分可重配置设计流程和Vivado高级设计技术。本书参考了Xilinx公司提供的Vivado最新设计资料,理论与应用并重,将Xilinx公司最新的设计方法贯穿在具体的设计实现中。
本书可作为使用Xilinx Vivado集成开发环境进行FPGA设计的工程技术人员的参考用书,也可作为电子信息类专业高年级本科生和研究生的教学用书,同时也可作为Xilinx公司的培训教材。
作译者
何宾,长期从事数字系统EDA方面教学与科研工作,在EDA教学与科研方面积累了丰富的经验。同时,与Xilinx、Cypress、Altium、MathWorks等知名企业建立了良好的合作关系,极力推动新EDA设计技术在国内高校和业界的普及。目前,已出版《EDA原理及Verilog实现》、《EDA原理及VHDL实现》、《XilinxAllProgrammable2ynq-7000SoC设计指南》等20余部广受好评的EDA技术图书。
目录
第1章Vivado设计导论
1.1Vivado系统级设计流程
1.2Vivado功能和特性
1.3Vivado使用模式
1.3.1Vivado工程模式和非工程模式不同点比较
1.3.2工程模式和非工程模式命令的不同
1.4最新的UltraScale结构
1.4.1可配置逻辑块
1.4.2时钟资源和时钟管理单元
1.4.3块存储器资源
1.4.4专用的DSP模块
1.4.5输入/输出块
1.4.6高速串行收发器
1.4.7PCIE模块
1.4.8Interlaken集成块
1.4.9Ethernet模块
1.4.10系统监控器模块
1.4.11配置模块
1.4.12互连资源
第2章Vivado工程模式和非工程模式设计流程
2.1工程模式设计流程
2.1.1启动Vivado集成开发环境
2.1.2建立新的设计工程
2.1.3Vivado设计主界面及功能
2.1.4创建并添加一个新的设计文件
2.1.5RTL描述和分析
2.1.6设计综合和分析
2.1.7设计行为级仿真
2.1.8添加约束条件
2.1.9XDC约束语法规则
2.1.10设计实现和分析
2.1.11设计时序仿真
2.1.12生成编程文件
2.1.13下载比特流文件到FPGA
2.2非工程模式设计流程
2.2.1修改路径
2.2.2设置输出路径
2.2.3设置设计源文件和约束
2.2.4运行综合
2.2.5运行布局
2.2.6运行布线
2.2.7生成比特流文件
第3章Vivado调试流程
3.1设计调试原理和方法
3.2创建新的FIFO调试工程
3.3添加FIFO IP到设计中
3.4添加顶层设计文件
3.5例化FIFO
3.6添加约束文件
3.7网表插入调试探测流程方法及实现
3.7.1网表插入调试探测流程的方法
3.7.2网表插入调试探测流程的实现
3.8使用添加HDL属性调试探测流程
3.9使用HDL例化调试核调试探测流程
第4章基于IP的嵌入式系统设计流程
4.1简单硬件系统设计
4.1.1创建新的工程
4.1.2使用IP集成器创建处理器系统
4.1.3生成顶层HDL和导出设计到SDK
4.1.4创建存储器测试程序
4.1.5验证设计
4.2在PL内添加外设
4.2.1打开工程
4.2.2添加两个GPIO实例
4.2.3连接外部GPIO外设
4.2.4生成比特流和导出到SDK
4.2.5生成测试程序
4.2.6验证设计
4.3创建和添加定制IP
4.3.1使用外设模板创建定制IP
4.3.2使用IP封装器封装外设
4.3.3修改工程设置
4.3.4添加定制IP到设计
4.3.5添加约束XDC
4.3.6添加BRAM
4.4编写软件程序
4.4.1打开工程
4.4.2创建应用工程
4.4.3为LED_IP分配驱动
4.4.4分析汇编目标文件
4.4.5验证设计
4.5软件控制定时器和调试
4.5.1打开工程
4.5.2创建SDK软件工程
4.5.3在硬件上验证操作
4.5.4启动调试器
4.6使用硬件分析仪调试
4.6.1ILA核原理
4.6.2VIO核原理
4.6.3打开工程
4.6.4添加定制IP
4.6.5添加ILA和VIO核
4.6.6标记和分配调试网络
4.6.7生成比特流文件
4.6.8生成测试程序
4.6.9测试和调试
第5章Vivado HLS设计流程
5.1高级综合工具概述
5.1.1高级综合工具的功能和特点
5.1.2不同的命令对HLS综合结果的影响
5.1.3从C模型中提取硬件结构
5.2高级综合工具调度和绑定
5.2.1高级综合工具调度
5.2.2高级综合工具绑定
5.3Vivado HLS工具的优势
5.4C代码的关键属性
5.4.1函数
5.4.2类型
5.4.3循环
5.4.4数组
5.4.5端口
5.4.6操作符
5.5时钟测量术语说明
5.6HLS关键优化策略
5.6.1延迟和吞吐量
5.6.2循环的处理
5.6.3数组的处理
5.6.4函数内联
5.6.5命令和编译指示
5.7基于HLS的数字系统实现
5.7.1基于HLS实现组合逻辑
5.7.2基于HLS实现时序逻辑
5.7.3基于HLS实现矩阵相乘
第6章System Generator设计流程
6.1FPGA信号处理方法
6.2FPGA模型设计模块
6.2.1Xilinx Blockset
6.2.2Xilinx Reference Blockset
6.3System Generator运行环境的配置
6.4信号模型的构建和实现
6.4.1信号模型的构建
6.4.2模型参数的设置
6.4.3信号处理模型的仿真
6.4.4生成模型子系统
6.4.5模型HDL代码的生成
6.4.6打开生成设计文件并仿真
6.4.7协同仿真的配置及实现
6.4.8生成IP核
6.5编译MATLAB到FPGA
6.5.1模型的设计原理
6.5.2系统模型的建立
6.5.3系统模型的仿真
6.6FIR滤波器的设计与实现
6.6.1FIR滤波器设计原理
6.6.2生成FIR滤波器系数
6.6.3建模FIR滤波器模型
6.6.4仿真FIR滤波器模型
6.6.5修改FIR滤波器模型
6.6.6仿真修改后FIR滤波器模型
第7章Vivado部分可重配置设计流程
7.1可重配置导论
7.1.1可重配置的概念
7.1.2可重配置的应用
7.1.3可重配置的特点
7.1.4可重配置术语解释
7.1.5可重配置的要求
7.1.6可重配置的标准
7.1.7可重配置的流程
7.2可重配置的实现
7.2.1查看脚本
7.2.2综合设计
7.2.3实现第一个配置
7.2.4实现第二个配置
7.2.5验证配置
7.2.6生成比特流
7.2.7部分重配置FPGA
第8章Vivado高级设计技术
8.1Vivado支持的属性
8.1.1ASYNC_REG
8.1.2BLACK_BOX
8.1.3BUFFER_TYPE
8.1.4DONT_TOUCH
8.1.5FSM_ENCODING
8.1.6FSM_SAFE_STATE
8.1.7FULL_CASE(Verilog Only)
8.1.8GATED_CLOCK
8.1.9IOB
8.1.10KEEP
8.1.11KEEP_HIERARCHY
8.1.12MAX_FANOUT
8.1.13PARALLEL_CASE(Verilog Only)
8.1.14RAM_STYLE
8.1.15ROM_STYLE
8.1.16SHREG_EXTRACT
8.1.17SRL_STYLE
8.1.18TRANSLATE_OFF/TRANSLATE_ON
8.1.19USE_DSP48
8.1.20在XDC文件中使用属性
8.2增量编译
8.2.1增量编译流程
8.2.2运行增量布局和布线
8.2.3使用增量编译
8.2.4增量编译高级分析
8.3修改布线和逻辑
8.3.1修改布线
8.3.2修改逻辑
8.4布局约束
8.5查看和分析时序报告
8.5.1时序检查基础
8.5.2生成时序报告
8.5.3分析时序报告
8.6时序约束
8.6.1时钟定义
8.6.2时钟组
8.6.3I/O延迟约束
8.6.4时序例外
8.6.5时序约束实现
附录XDC中有效的命令
前言
全球知名的可编程逻辑器件生产厂商——美国Xilinx公司——于2012年发布了新一代的Vivado集成开发环境,使得新一代FPGA的设计环境和设计方法发生了重要变化。在2014年初,Xilinx新一代UltraScale结构的FPGA也进入量产阶段。这些都标志着在高性能数据处理方面,FPGA将发挥越来越重要的作用。同时,我们也很高兴看到2014年Xilinx公司迎来自己30岁的生日。在未来若干年内,Xilinx将为全球信息技术的不断发展做出自己的贡献。
Xilinx新一代集成开发环境Vivado突出基于知识产权(Intellectual Properity,IP)核的设计方法,更加体现系统级设计的思想,进一步增强了设计者对FPGA底层布局和布线的干预能力。并且,允许设计者通过选择不同的设计策略,对不同的实现方法进行探索,从中找到最佳的实现解决方案。这些新的设计思想和设计方法,大大地降低了设计成本,同时也提高了FPGA的设计效率。
本书首次系统地以Xilinx公司新一代集成开发环境Vivado为平台,从逻辑设计、嵌入式系统设计和信号处理等几个方面,充分展现Vivado集成开发环境的特点和性能。全书共分为8章,内容包括: Vivado设计导论、Vivado工程模式和非工程模式设计流程、Vivado调试流程、基于IP的嵌入式系统设计流程、Vivado HLS设计流程、System Generator设计流程、Vivado部分可重配置设计流程、Vivado高级设计技术。每章内容要点如下:
(1) 第1章主要介绍了Vivado系统级设计流程、Vivado功能和特性、Vivado使用模式和最新的UltraScale结构。
(2) 第2章主要介绍了工程模式设计流程和非工程模式设计流程。
(3) 第3章主要介绍了设计调试原理和方法、创建新的FIFO调试工程、添加FIFO IP到设计中、添加顶层设计文件、FIFO例化、添加约束文件、网表插入调试探测流程方法及实现、使用添加HDL属性调试探测流程、使用HDL例化调试核调试探测流程。
(4) 第4章主要介绍了简单硬件系统设计、在PL内添加外设、创建和添加定制IP、编写软件程序、软件控制定时器和调试、使用硬件分析仪调试。
(5) 第5章主要介绍了高级综合工具概述、高级综合工具调度和绑定、Vivado HLS工具的优势、C代码的关键属性、时钟测量术语说明、HLS关键优化策略、基于HLS的数字系统实现。
(6) 第6章主要介绍了使用System Generator实现FPGA信号处理的方法、FPGA模型设计模块、System Generator运行环境的配置、信号模型的构建和实现、编译MATLAB到FPGA、FIR滤波器的设计与实现。
(7) 第7章主要介绍了可重配置导论和可重配置的实现。
(8) 第8章主要介绍了Vivado支持的属性、增量编译、修改布线和逻辑、布局约束、查看和分析时序报告,以及时序约束。
参加本书编写工作的人员还有李宝隆和张艳辉。李宝隆负责第3章和第6章设计实例的验证,张艳辉负责第7章设计实例的验证。全书由何宾统稿和定稿。
本书的编写得到Xilinx公司大中华区大学计划经理谢凯年博士和Xilinx公司亚太区市场传播经理张俊伟女士的大力支持和帮助,以及美国Digilent公司的大力支持和帮助,他们为本书的编写提供了设计资料和硬件设计平台。此外,Mathworks公司中国教育业务发展总监陈炜博士为该书的编写捐赠了正版的MATLAB R2013a软件,在此也向Mathworks公司表示感谢。正是由于他们的无私帮助和鼎力支持,才能使作者顺利完成本书的编写工作。同时,也要感谢清华大学出版社的编辑和相关工作人员,他们的辛勤工作保证了本书的高质量出版。
由于FPGA技术发展迅速,作者水平有限,书中难免会有疏漏之处,欢迎读者批评指正。
作者
2014年5月于北京
序言
在今天日益复杂的电子系统中,高级算法正在拉伸密度、性能和功耗的边界。在逻辑、时钟和IP中持续扩展的复杂度,伴随着微缩处理节点 (shrinking process nodes)上进行互连成为关键的瓶颈,这些因素成为设计团队在所分配的有限的预算范围内实现其最终目标的挑战。为了解决互连的瓶颈和加速生产力,Xilinx正在发布领先一代的硅片结构,以及拥有尖端分析布线器的行业首个ASIC增强型Vivado设计套件。
然而,即使拥有了最好的硅片和工具,设计团队也必须采用融合工业中最佳设计实践的规范化的设计方法。因此,为了更进一步增强Vivado设计套件,并使其能够加速和可预测设计周期,Xilinx还推出了可编程业界内首个丰富的设计方法——UltraFast设计方法。 该方法由来自工业界专家精选的最佳实践所组成,而且该方法和一套综合的方法指南、第三方工具、IP核和自学培训视频一起,部署在Vivado设计套件内建的一个自动化设计组合之中。
UltraFast设计方法已经获得广泛的证明,可以将设计周期由数月减少到几周。了解更多Xilinx UltraFast 设计信息,请访问www.xilinx.com/ultrafast。
衷心祝贺何宾教授出版行业首本Vivado中文图书,并为其在Vivado 设计套件及UltraFast设计方法在中国工程界的推广和应用所做出的努力表示衷心的感谢,也期待着Vivado 能够为中国工程界的设计创新带来强大的动力!
Ramine Roane
Xilinx 公司Vivado 设计套件高级市场营销总监
2014年4月