![硬件架构的艺术：数字电路的设计方法与技术[图书]](http://images.china-pub.com/ebook3765001-3770000/3769601/zcover.jpg)
基本信息
- 原书名：The Art of Hardware Architecture: Design Methods and Techniques for Digital Circuits
- 原出版社： Springer
- 作者： （印度）Mohit Arora
- 丛书名： 电子与嵌入式系统设计译丛
- 出版社：机械工业出版社
- ISBN：9787111449393
- 上架时间：2014-3-14
- 出版日期：2014 年3月
- 开本：16开
- 页码：204
- 版次：1-1
- 所属分类：工业技术 > 电工技术 > 电路 > 数字电路
【插图】
编辑推荐
作者在Freescale公司从事数字电路设计多年，拥有丰富的设计经验。
首本以专题方式梳理数字电路设计技术的书籍，数字电路设计领域的扛鼎之作。
选图丰富，初学者与中高级读者都能够通过本书完善和提高自己的知识结构。
低功耗、消抖、电磁兼容等内容在一般的书中都鲜有涉及。
内容简介
《硬件架构的艺术：数字电路的设计方法与技术》揭示硬件架构的设计艺术，涵盖作者从事芯片设计行业十多年的经验和研究成果。本书共分9章，第1章介绍亚稳态的概念、量化方法和减少其影响的技术；第2章介绍同步设计的时钟技术，并提出可行的时钟方案以及系统复位策略。第3章介绍在设计中使用异步时钟或“处理多个时钟”时会出现的问题及解决方法。第4章介绍时钟分频器的各个方面和实现方法。第5章讲述低功耗设计技术，以减少动态和静态功耗。第6章介绍如何把流水线技术应用在处理器的设计中，从而提高性能；第7章讨论使用最佳字节顺序的方法；第8章阐述去抖动技术，以消除毛刺和噪声。第9章介绍电磁干扰的原理、规程、标准和认证，以及电磁干扰的影响因素和减少电磁干扰的方法。
作译者
Mohit Arora现供职于Freescale半导体公司，任高级系统工程师。从2005年以来，他一直从事IP／SoC架构设计，负责设计和开发了面向众多市场的SoC产品。现在作为一名系统工程师，他的职责主要是参与产品的定义，规格书的撰写。他研发的产品既有面向中高端工业应用的MCU，也有面向消费电子市场的MPU。在加入Freescale公司之前，他曾经供职子安捷伦、意法半导体以及DCM等公司，专注于USB 2．0 PHY、PCI-Express、Infiniband和串行ATA协议等技术领域。
他于2000年在印度NSIT(Netaji Subhas Institute of Technology)获得电子与通信学士学位，他在国际学术刊物上发表了30多篇论文，并拥有串行链路方面的一项专利。
李海东，杭州晟元芯片技术有限公司项目经理，曾先后供职于武汉集成电路设计工程技术有限公司，南京Richsilicon集成电路设计有限公司，Intel西安研发中心。他工作履历丰富，从事的工作几乎涉及数字电路设计的方方面面，如架构分析设计、RTL编码实现、功能验证、FPGA验证、可测性设计、形式验证以及与后端物理实现的交互等，拥有非常丰富的数字电路设计经验。
来萍，毕业于南京电子器件研究所，担任工业和信息化部电子第五研究所研究员，电子学会会员，IEEE会员，广东省信息技术标准化技术委员会委员。承担过十几项国家级电子元件可靠性科研项目，在电子产品可靠性领域拥有丰富的经验。主要技术研究方向包括：电子元器件失效分析，微波器件可靠技术及应用，集成电路静电放电检测与评价，电子产品制造过程中的静电防护技术等。
他于2000年在印度NSIT(Netaji Subhas Institute of Technology)获得电子与通信学士学位，他在国际学术刊物上发表了30多篇论文，并拥有串行链路方面的一项专利。
李海东，杭州晟元芯片技术有限公司项目经理，曾先后供职于武汉集成电路设计工程技术有限公司，南京Richsilicon集成电路设计有限公司，Intel西安研发中心。他工作履历丰富，从事的工作几乎涉及数字电路设计的方方面面，如架构分析设计、RTL编码实现、功能验证、FPGA验证、可测性设计、形式验证以及与后端物理实现的交互等，拥有非常丰富的数字电路设计经验。
来萍，毕业于南京电子器件研究所，担任工业和信息化部电子第五研究所研究员，电子学会会员，IEEE会员，广东省信息技术标准化技术委员会委员。承担过十几项国家级电子元件可靠性科研项目，在电子产品可靠性领域拥有丰富的经验。主要技术研究方向包括：电子元器件失效分析，微波器件可靠技术及应用，集成电路静电放电检测与评价，电子产品制造过程中的静电防护技术等。
目录
《硬件架构的艺术：数字电路的设计方法与技术》
译者序
前 言
第1章 亚稳态的世界1
1.1 简介1
1.2 亚稳态理论1
1.3 亚稳态窗口3
1.4 计算MTBF4
1.5 避免亚稳态5
1.5.1 使用多级同步器6
1.5.2 使用时钟倍频电路的多级同步器6
1.6 亚稳态测试电路7
1.7 同步器的类型8
1.8 亚稳态/综合性建议10
第2章 时钟和复位11
2.1 概述11
2.2 同步设计12
2.2.1 避免使用行波计数器12
2.2.2 门控时钟12
2.2.3 双边沿或混合边沿时钟13
译者序
前 言
第1章 亚稳态的世界1
1.1 简介1
1.2 亚稳态理论1
1.3 亚稳态窗口3
1.4 计算MTBF4
1.5 避免亚稳态5
1.5.1 使用多级同步器6
1.5.2 使用时钟倍频电路的多级同步器6
1.6 亚稳态测试电路7
1.7 同步器的类型8
1.8 亚稳态/综合性建议10
第2章 时钟和复位11
2.1 概述11
2.2 同步设计12
2.2.1 避免使用行波计数器12
2.2.2 门控时钟12
2.2.3 双边沿或混合边沿时钟13
译者序
我从2006年开始接触芯片设计行业，在近7年的工作过程中，深刻体会到了这个行业在市场、技术和从业人员规模上急速的扩张与变化所产生的强烈的爆发感。市场热点层出不穷，生产工艺、设计技术和EDA工具的飞速进步，以及国内IC公司如雨后春笋般的涌现和对人才的大量需求，使这个行业在大多数时间处于一种加速的状态中。而作为一名技术人员，在开始的几年里，在加速推力和有限技术积累的阻力这对矛盾中，尤其能体会到其中的激动和迷茫。在edacn（现在已关闭）、 eetop和国外一些专业网站上长期交流的日子里，我认识了许多同行的朋友，有国内的，有国外的，大家普遍的共识是专业资料既太多，又太少。太多是指相对于初学者，所关注的主题往往能找到无数的文章论文和技术文档，太少是指对于高级技术人员，真正能将设计提高一个层次的关键技术要点，很难直接遇到。这样的技术要点往往需要资深工程师系统的经验总结，这正是国内IC业界所欠缺的。
在机械工业出版社的张国强编辑的推荐下，我接触到了本书。从头到尾读过这本书后，我的第一感觉就是，实用且有效。作者尽可能用最少的理论基础作铺垫，系统打造出一幢由实用技术组成的大厦，其工程师的思维方式在这里展现无余，一切从解决问题出发，直奔主题，解释怎样做，并给出原理图和代码，以及解决方案。简洁而专注，这就是本书的风格。使用本书可以快速解决设计中可能遇到的问题，也可以很容易地将本书的内容直接应用到设计中。
本书的主要内容涉及时钟和复位、多时钟域设计、时钟分频器、低功耗设计技术、流水线技术、字节顺序、消抖技术和电磁兼容性等方面。绝大部分内容是进行数字设计时必然会接触到的。但也有一些技术在进行某些特殊部分设计时才会涉及，如消抖技术和电磁兼容性。第2章介绍同步设计的时钟技术，并提出了可行的时钟方案，此外也介绍了系统复位策略。第3章介绍多时钟设计的问题和处理方法，几种可能的跨时钟域情况和跨时钟域数据传输方法等。第4章介绍奇数、偶数与小数分频电路的实现和优缺点。第5章介绍数字电路功耗来源，并分别从系统级、体系结构级、寄存器传输级和晶体管级提出一系列降低功耗的方法。第6章介绍流水线的基本原理。第7章说明小端和大端字节顺序的含义，并比较其优缺点和适用领域，以及在进行系统设计时处理使用不同字节顺序IP的方法，此外介绍了字节顺序中性编码规则。第8章介绍典型的开关行为和软硬件消抖技术。第9章介绍电磁干扰的原理、规程、标准和认证，电磁干扰的影响因素及减少电磁干扰的方法。
本书第1～7章由李海东翻译，第8～9章由来萍、师谦和肖庆中负责翻译。此外，感谢同事李坤在模拟电路方面、曹杰和詹东友在数字电路方面对我的帮助与支持。最重要的，感谢家人对我的理解和支持，如果没有他们的鼓励我无法在节假日坚持每天起早贪黑的翻译工作。
由于译者水平有限，翻译中难免有错误或不妥之处，此外也可能偏向于自己的工作经验，真诚希望各位读者在阅读本书时能将发现的错误及时告知，以便进行更正。
李海东
在机械工业出版社的张国强编辑的推荐下，我接触到了本书。从头到尾读过这本书后，我的第一感觉就是，实用且有效。作者尽可能用最少的理论基础作铺垫，系统打造出一幢由实用技术组成的大厦，其工程师的思维方式在这里展现无余，一切从解决问题出发，直奔主题，解释怎样做，并给出原理图和代码，以及解决方案。简洁而专注，这就是本书的风格。使用本书可以快速解决设计中可能遇到的问题，也可以很容易地将本书的内容直接应用到设计中。
本书的主要内容涉及时钟和复位、多时钟域设计、时钟分频器、低功耗设计技术、流水线技术、字节顺序、消抖技术和电磁兼容性等方面。绝大部分内容是进行数字设计时必然会接触到的。但也有一些技术在进行某些特殊部分设计时才会涉及，如消抖技术和电磁兼容性。第2章介绍同步设计的时钟技术，并提出了可行的时钟方案，此外也介绍了系统复位策略。第3章介绍多时钟设计的问题和处理方法，几种可能的跨时钟域情况和跨时钟域数据传输方法等。第4章介绍奇数、偶数与小数分频电路的实现和优缺点。第5章介绍数字电路功耗来源，并分别从系统级、体系结构级、寄存器传输级和晶体管级提出一系列降低功耗的方法。第6章介绍流水线的基本原理。第7章说明小端和大端字节顺序的含义，并比较其优缺点和适用领域，以及在进行系统设计时处理使用不同字节顺序IP的方法，此外介绍了字节顺序中性编码规则。第8章介绍典型的开关行为和软硬件消抖技术。第9章介绍电磁干扰的原理、规程、标准和认证，电磁干扰的影响因素及减少电磁干扰的方法。
本书第1～7章由李海东翻译，第8～9章由来萍、师谦和肖庆中负责翻译。此外，感谢同事李坤在模拟电路方面、曹杰和詹东友在数字电路方面对我的帮助与支持。最重要的，感谢家人对我的理解和支持，如果没有他们的鼓励我无法在节假日坚持每天起早贪黑的翻译工作。
由于译者水平有限，翻译中难免有错误或不妥之处，此外也可能偏向于自己的工作经验，真诚希望各位读者在阅读本书时能将发现的错误及时告知，以便进行更正。
李海东
前言
我从2000年起开始进入芯片设计行业。工作中涉及的众多研究使我有机会编写相关的技术论文，参加各种技术会议并分享实践经验。在这个过程中，我的出版物得到了许多反馈。常常有读者希望我能将所有的实践经验汇集成一本书。然后这本书问世了。本书重点强调了IP设计者在设计高度优化和可靠的数字电路时所要面对的任务与要掌握的所有技巧。如果恰当使用本书中提到的技术，将大大减少将最初设想转化为实际设计所用的时间，并能保证一次流片成功。
本书读者广泛。本书主要面向半导体行业中的需要深入理解相关主题的芯片设计人员，此外本书也可以作为本科生或研究生的教材。
本书与同类书籍的区别在于本书主要关注芯片设计各领域中所遇到的实际问题，而不仅仅停留在理论概念层面。
本书介绍芯片设计中各方面的顺序如下：从第1章介绍基本概念开始，逐步增加深度到达更高级的主题。如EMC设计技术或复杂的低功耗设计技术，如DVFS（Dynamic Voltage and Frequency Scaling,动态电压频率调整）。
第1章介绍“亚稳态”，可以使读者对其有更为清晰的理解，涉及量化的方法和减少其影响的技术。
第2章围绕设计人员在设计模块或知识产权(IP)时使用的“时钟和复位”提出一系列建议。这些规则独立于任何CAD工具或硅工艺并可应用于任意ASIC设计。
第3章介绍在设计中使用异步时钟或“处理多个时钟”时会出现的问题及解决方法，以使设计能在多时钟域中稳定工作。
第4章介绍“时钟分频器”的各个方面，这是可能需要产生若干个与相位相关的时钟的典型SoC。除了以2为幂的同步分频，该章也介绍了奇数分频(3分频、5分频等)，以及非整数分频（1.5分频、2.5分频等）。
第5章介绍“低功耗设计技术”。随着工艺节点变小和应用环境对功耗要求的提高，功耗问题逐渐成为设计的显著约束条件。该章在各种设计抽象级上提出了多种设计方法学和技术，来减少动态和静态功耗。
第6章介绍“流水线”技术。将这种技术应用在处理器的设计中，能提高单位时钟的数据吞吐率。该章将流水线概念从处理器提高到典型电路中，以提高性能。
第7章介绍“字节顺序”的概念。在设计中各种IP可能有不同的字节顺序，该章介绍使用最优字节顺序的方法。
第8章介绍硬件和软件的“消抖”方法，以除掉从外部输入（通常是某种开关）的有害噪声和毛刺。
第9章深入介绍EMC/EMI的相关问题，将其应用于数字电路的方式，以及为达到“更好的EMC性能”在设计的各抽象级所要遵循的设计规则。
我已经有意将理论部分尽可能精简，主要是为了帮助读者对各专题的理解。各章中所提到的设计准则独立于任何CAD工具或硅工艺，所以设计者可在设计和实施任何片上系统(SoC)项目时使用它们，以得到结构合理且可综合的RTL代码。
本书中有少量的章节包含硬件描述语言(HDL)代码，主要是针对刚刚接触数字电路的初学者。对于已熟练掌握该基础的高级工程师，此部分可以直接跳过。
某些更高级的章节，如第9章，在撰写时经过了几个月的透彻研究，以使其更易于被数字设计人员接受。
我已采取了各种措施以尽可能保持本书的完善性。欢迎广大读者针对这些方面提出反馈或建议。相关意见可以发送至邮箱：mohit.arora@me.com或mohit.arora@freescale.com。
致谢
我写本书的初衷是想将我多年的工作经验和所进行的众多研究联系起来。然而，如果没有其他人的大力支持和帮助，我是无法完成这样一本书的。
我心爱的妻子Pooja经常在深夜耐心陪伴着我，真心感谢她对我的真诚支持和鼓励。我的大多数写作工作是在周末、夜间、旅途中，以及其他本属于家庭生活的时间进行的。谢谢我的父母，从儿时起就一直支持我坚持完成自己的梦想。
本书读者广泛。本书主要面向半导体行业中的需要深入理解相关主题的芯片设计人员，此外本书也可以作为本科生或研究生的教材。
本书与同类书籍的区别在于本书主要关注芯片设计各领域中所遇到的实际问题，而不仅仅停留在理论概念层面。
本书介绍芯片设计中各方面的顺序如下：从第1章介绍基本概念开始，逐步增加深度到达更高级的主题。如EMC设计技术或复杂的低功耗设计技术，如DVFS（Dynamic Voltage and Frequency Scaling,动态电压频率调整）。
第1章介绍“亚稳态”，可以使读者对其有更为清晰的理解，涉及量化的方法和减少其影响的技术。
第2章围绕设计人员在设计模块或知识产权(IP)时使用的“时钟和复位”提出一系列建议。这些规则独立于任何CAD工具或硅工艺并可应用于任意ASIC设计。
第3章介绍在设计中使用异步时钟或“处理多个时钟”时会出现的问题及解决方法，以使设计能在多时钟域中稳定工作。
第4章介绍“时钟分频器”的各个方面，这是可能需要产生若干个与相位相关的时钟的典型SoC。除了以2为幂的同步分频，该章也介绍了奇数分频(3分频、5分频等)，以及非整数分频（1.5分频、2.5分频等）。
第5章介绍“低功耗设计技术”。随着工艺节点变小和应用环境对功耗要求的提高，功耗问题逐渐成为设计的显著约束条件。该章在各种设计抽象级上提出了多种设计方法学和技术，来减少动态和静态功耗。
第6章介绍“流水线”技术。将这种技术应用在处理器的设计中，能提高单位时钟的数据吞吐率。该章将流水线概念从处理器提高到典型电路中，以提高性能。
第7章介绍“字节顺序”的概念。在设计中各种IP可能有不同的字节顺序，该章介绍使用最优字节顺序的方法。
第8章介绍硬件和软件的“消抖”方法，以除掉从外部输入（通常是某种开关）的有害噪声和毛刺。
第9章深入介绍EMC/EMI的相关问题，将其应用于数字电路的方式，以及为达到“更好的EMC性能”在设计的各抽象级所要遵循的设计规则。
我已经有意将理论部分尽可能精简，主要是为了帮助读者对各专题的理解。各章中所提到的设计准则独立于任何CAD工具或硅工艺，所以设计者可在设计和实施任何片上系统(SoC)项目时使用它们，以得到结构合理且可综合的RTL代码。
本书中有少量的章节包含硬件描述语言(HDL)代码，主要是针对刚刚接触数字电路的初学者。对于已熟练掌握该基础的高级工程师，此部分可以直接跳过。
某些更高级的章节，如第9章，在撰写时经过了几个月的透彻研究，以使其更易于被数字设计人员接受。
我已采取了各种措施以尽可能保持本书的完善性。欢迎广大读者针对这些方面提出反馈或建议。相关意见可以发送至邮箱：mohit.arora@me.com或mohit.arora@freescale.com。
致谢
我写本书的初衷是想将我多年的工作经验和所进行的众多研究联系起来。然而，如果没有其他人的大力支持和帮助，我是无法完成这样一本书的。
我心爱的妻子Pooja经常在深夜耐心陪伴着我，真心感谢她对我的真诚支持和鼓励。我的大多数写作工作是在周末、夜间、旅途中，以及其他本属于家庭生活的时间进行的。谢谢我的父母，从儿时起就一直支持我坚持完成自己的梦想。
书摘
第1章亚稳态的世界
1.1简介
在同步系统中，数据相对于时钟总有固定的关系。当这种关系满足器件的建立和保持时间的要求时，输出端会在特定的传输延迟时间内输出一个有效状态。因为在同步系统中输入信号总是满足触发器的时序要求，所以不会发生亚稳态。但是，在异步系统中，由于数据和时钟的关系不是固定的，因此有时会出现违反建立和保持时间的现象。当违反建立和保持时间时，就会输出介于两个有效状态之间的中间级电平且无法确定停留在中间状态的时间，或者在经过一定的延迟后才能进行正常转换。
本章将帮助读者更清楚地了解有关亚稳态的问题，明白它是如何量化的，以及如何最大限度地减少它的危害。
1.2亚稳态理论
亚稳态是由于违背了触发器的建立和保持时间而产生的。设计中任何一个触发器都有特定的建立和保持时间，在时钟上升沿前后的这段时间窗口内，数据输入信号必须保持稳定。如果信号在这段时期发生了变化，那么输出将是未知的或者称为“亚稳的”。这种有害状态的传播就叫做亚稳态。触发器的输出会因此而产生毛刺，或者暂时保持在不稳定状态而且需要较长时间才能回到稳定状态。
如图1.1所示，当触发器处在亚稳态时，输出会在高低电平之间波动，这会导致延迟输出转换过程，并超出所规定的时钟到输出的延迟值（tco）。亚稳态输出恢复到稳定状态所需的超出tco的额外时间部分称为稳定时间（tMET）。并非所有不满足建立和保持时间的输入变化都会导致亚稳态输出。触发器是否进入亚稳态和返回稳态所需时间取决于生产器件的工艺技术与外界环境。一般来说，触发器都会在一个或者两个时钟周期内返回稳态。
图1.1亚稳态时序参数
如图1.2所示，触发器的运转类似于在光滑的山上滚动球，山的两边代表两个稳定状态（即高和低），山顶就代表亚稳态。假设球处在一个稳定的状态（即1或0），给球一个足够（满足建立和保持时间要求）的推力（状态转换），使这个球在规定时间内越过山顶到达另一个稳定的状态。
图1.2触发器的亚稳态行为
然而，如果推力不够（即违反建立和保持时间），这个球就会到达山顶（即输出亚稳态），停留一段时间后再返回到一个稳定的状态（即最终输出稳定）。这个球也可能会上升一段路程就返回了（即输出可能产生毛刺）。这两种情况都会增加从时钟变化到稳定输出的延迟。
所以，简单地说，当信号在一个时钟域（src_data_out)里变化，在另一个时钟域（dest_date_in）内采样时，就会导致输出变成亚稳态。这就是所谓的同步失败（见图1.3）。
图1.3触发器中的亚稳态
1.3亚稳态窗口
1.3亚稳态窗口
亚稳态窗口(Metastability Window)具有特定的时间长度，在这段时间内输入信号和时钟都应该保持不变。如果它们发生变化，输出就可能变成亚稳态。如图1.4所示，建立时间和保持时间共同决定亚稳态窗口的宽度。
图1.4亚稳态窗口
窗口越大，进入亚稳态的概率越高。在大多数情况下，较新的逻辑器件会有更小的亚稳态窗口，也就意味着器件进入亚稳态的概率会更小。
1.4计算MTBF
当系统的故障率恒定时，MTBF（Mean/Average Time Between Failures，平均无故障时间）就是故障率的倒数。我们可以从中知道特定触发器发生故障的频率。
1.1简介
在同步系统中，数据相对于时钟总有固定的关系。当这种关系满足器件的建立和保持时间的要求时，输出端会在特定的传输延迟时间内输出一个有效状态。因为在同步系统中输入信号总是满足触发器的时序要求，所以不会发生亚稳态。但是，在异步系统中，由于数据和时钟的关系不是固定的，因此有时会出现违反建立和保持时间的现象。当违反建立和保持时间时，就会输出介于两个有效状态之间的中间级电平且无法确定停留在中间状态的时间，或者在经过一定的延迟后才能进行正常转换。
本章将帮助读者更清楚地了解有关亚稳态的问题，明白它是如何量化的，以及如何最大限度地减少它的危害。
1.2亚稳态理论
亚稳态是由于违背了触发器的建立和保持时间而产生的。设计中任何一个触发器都有特定的建立和保持时间，在时钟上升沿前后的这段时间窗口内，数据输入信号必须保持稳定。如果信号在这段时期发生了变化，那么输出将是未知的或者称为“亚稳的”。这种有害状态的传播就叫做亚稳态。触发器的输出会因此而产生毛刺，或者暂时保持在不稳定状态而且需要较长时间才能回到稳定状态。
如图1.1所示，当触发器处在亚稳态时，输出会在高低电平之间波动，这会导致延迟输出转换过程，并超出所规定的时钟到输出的延迟值（tco）。亚稳态输出恢复到稳定状态所需的超出tco的额外时间部分称为稳定时间（tMET）。并非所有不满足建立和保持时间的输入变化都会导致亚稳态输出。触发器是否进入亚稳态和返回稳态所需时间取决于生产器件的工艺技术与外界环境。一般来说，触发器都会在一个或者两个时钟周期内返回稳态。
图1.1亚稳态时序参数
如图1.2所示，触发器的运转类似于在光滑的山上滚动球，山的两边代表两个稳定状态（即高和低），山顶就代表亚稳态。假设球处在一个稳定的状态（即1或0），给球一个足够（满足建立和保持时间要求）的推力（状态转换），使这个球在规定时间内越过山顶到达另一个稳定的状态。
图1.2触发器的亚稳态行为
然而，如果推力不够（即违反建立和保持时间），这个球就会到达山顶（即输出亚稳态），停留一段时间后再返回到一个稳定的状态（即最终输出稳定）。这个球也可能会上升一段路程就返回了（即输出可能产生毛刺）。这两种情况都会增加从时钟变化到稳定输出的延迟。
所以，简单地说，当信号在一个时钟域（src_data_out)里变化，在另一个时钟域（dest_date_in）内采样时，就会导致输出变成亚稳态。这就是所谓的同步失败（见图1.3）。
图1.3触发器中的亚稳态
1.3亚稳态窗口
1.3亚稳态窗口
亚稳态窗口(Metastability Window)具有特定的时间长度，在这段时间内输入信号和时钟都应该保持不变。如果它们发生变化，输出就可能变成亚稳态。如图1.4所示，建立时间和保持时间共同决定亚稳态窗口的宽度。
图1.4亚稳态窗口
窗口越大，进入亚稳态的概率越高。在大多数情况下，较新的逻辑器件会有更小的亚稳态窗口，也就意味着器件进入亚稳态的概率会更小。
1.4计算MTBF
当系统的故障率恒定时，MTBF（Mean/Average Time Between Failures，平均无故障时间）就是故障率的倒数。我们可以从中知道特定触发器发生故障的频率。
