SoC设计方法与实现（第2版）

3.2.1 验证方法的分类 21
3.2.2 动态验证及相关工具 21
3.2.3 静态验证及相关工具 22
3.3 逻辑综合及综合工具 23
3.3.1 EDA工具的综合流程 24
3.3.2 EDA工具的综合策略 24
3.3.3 优化策略 24
3.3.4 常用的逻辑综合工具 25
3.4 可测性设计与工具 25
3.4.1 测试和验证的区别 25
3.4.2 常用的可测性设计 25
3.5 布局布线与工具 28
3.5.1 EDA工具的布局布线流程 28
3.5.2 布局布线工具的发展趋势 28
3.6 物理验证及参数提取与相关的工具 28
3.6.1 物理验证的分类 29
3.6.2 参数提取 29
3.7 著名EDA公司与工具介绍 31
3.8 EDA工具的发展趋势 32
本章参考文献 33
第4章 SoC系统结构设计 34
4.1 SoC系统结构设计的总体目标与各个阶段 34
4.1.1 功能设计阶段 35
4.1.2 应用驱动的系统结构设计阶段 35
4.1.3 平台导向的系统结构设计阶段 35
4.2 SoC中常用的处理器 35
4.2.1 通用处理器 36
4.2.2 DSP 37
4.2.3 可配置处理器 37
4.2.4 不同处理器的选择 39
4.3 SoC中常用的总线 39
4.3.1 AMBA总线 40
4.3.2 CoreConnect总线 41
4.3.3 Wishbone总线 42
4.3.4 AVALON总线 42
4.3.5 开放核协议 42
4.3.6 复杂的片上总线结构 43
4.4 SoC中典型的存储器 44
4.5 多核SoC的系统结构设计 45
4.5.1 可用的并发性 45
4.5.2 多核SoC设计中的系统结构选择 46
4.5.3 多核SoC的性能评价 47
4.5.4 几种典型的多核SoC系统结构 48
4.6 SoC中的软件结构 50
4.7 电子系统级（ESL）设计 53
4.7.1 ESL发展的背景 53
4.7.2 ESL设计基本概念 54
4.7.3 ESL设计的流程 54
4.7.4 ESL设计的特点 56
4.7.5 ESL设计的核心——事务级建模 58
4.7.6 事务级建模语言简介及设计实例 66
4.7.7 ESL设计的挑战 79
本章参考文献 80
第5章 IP复用的设计方法 81
5.1 IP的基本概念和IP分类 81
5.2 IP设计流程 83
5.2.1 设计目标 83
5.2.2 设计流程 83
5.3 IP的验证 88
5.4 IP核的选择 89
5.5 IP市场 90
5.6 IP复用技术面临的挑战 92
5.7 IP标准组织 93
5.8 基于平台的SoC设计方法 94
5.8.1 平台的组成与分类 95
5.8.2 基于平台的SoC设计方法流程与特点 95
5.8.3 基于平台的设计实例 96
本章参考文献 97
第6章 RTL代码编写指南 98
6.1 编写RTL代码之前的准备 98
6.1.1 与团队共同讨论设计中的问题 98
6.1.2 根据芯片结构准备设计说明书 98
6.1.3 总线设计的考虑 99
6.1.4 模块的划分 99
6.1.5 对时钟的处理 102
6.1.6 IP的选择及设计复用的考虑 102
6.1.7 对可测性的考虑 103
6.1.8 对芯片速度的考虑 104
6.1.9 对布线的考虑 104
6.2 可综合RTL代码编写指南 104
6.2.1 可综合RTL代码的编写准则 104
6.2.2 利用综合进行代码质量检查 107
6.3 调用Synopsys DesignWare来优化设计 108
本章参考文献 109
第7章 同步电路设计及其与异步信号交互的问题 110
7.1 同步电路设计 110
7.1.1 同步电路的定义 110
7.1.2 同步电路的时序收敛问题 110
7.1.3 同步电路设计的优点与缺陷 111
7.2 全异步电路设计 112
7.2.1 异步电路设计的基本原理 112
7.2.2 异步电路设计的优点与缺点 114
7.3 异步信号与同步电路交互的问题及其解决方法 114
7.3.1 亚稳态 115
7.3.2 异步控制信号的同步及其RTL实现 118
7.3.3 异步时钟域的数据同步及其RTL实现 122
7.4 SoC设计中的时钟规划策略 126
本章参考文献 127
第8章 综合策略与静态时序分析方法 128
8.1 逻辑综合 128
8.1.1 什么是逻辑综合 128
8.1.2 流程介绍 128
8.1.3 SoC设计中常用的综合策略 130
8.2 物理综合的概念 131
8.2.1 物理综合的产生背景 131
8.2.2 操作模式 132
8.3 实例——用Synopsys的工具Design Compiler (DC)进行逻辑综合 133
8.3.1 指定库文件 133
8.3.2 读入设计 134
8.3.3 定义工作环境 134
8.3.4 设置约束条件 135
8.3.5 设定综合优化策略 137
8.3.6 设计脚本举例 137
8.4 静态时序分析 139
8.4.1 基本概念 139
8.4.2 实例——用Synopsys的工具PrimeTime进行时序分析 142
8.5 统计静态时序分析 148
8.5.1 传统的时序分析的局限 149
8.5.2 统计静态时序分析的概念 149
8.5.3 统计静态时序分析的步骤 150
本章参考文献 150
第9章 SoC功能验证 151
9.1 功能验证概述 151
9.1.1 功能验证的概念 151
9.1.2 SoC功能验证的问题 152
9.1.3 SoC功能验证的发展趋势 152
9.2 功能验证方法与验证规划 152
9.3 系统级功能验证 153
9.3.1 系统级的功能验证 153
9.3.2 软硬件协同验证 155
9.4 仿真验证自动化 157
9.4.1 激励的生成 157
9.4.2 响应的检查 158
9.4.3 覆盖率的检测 159
9.5 形式验证 160
9.5.1 形式验证的理论基础 160
9.5.2 相等性检查在SoC中的应用 162
9.5.3 半形式验证在SoC中的应用 162
9.6 基于断言的验证 163
9.6.1 断言语言 164
9.6.2 基于断言的验证 166
9.6.3 断言的其他用途 167
本章参考文献 168
第10章 可测性设计 169
10.1 集成电路测试概述 169
10.1.1 测试的概念和原理 169
10.1.2 测试及测试矢量的分类 169
10.1.3 自动测试设备 170
10.2 故障建模及ATPG原理 171
10.2.1 故障建模的基本概念 171
10.2.2 常见故障模型 171
10.2.3 ATPG基本原理 174
10.2.4 ATPG的工作原理 174
10.2.5 ATPG工具的使用步骤 175
10.3 可测性设计基础 175
10.3.1 可测性的概念 175
10.3.2 可测性设计的优势和不足 177
10.4 扫描测试（SCAN） 177
10.4.1 基于故障模型的可测性 177
10.4.2 扫描测试的基本概念 178
10.4.3 扫描测试原理 179
10.4.4 扫描设计规则 181
10.4.5 扫描测试的可测性设计流程及相关EDA工具 182
10.5 存储器的内建自测 183
10.5.1 存储器测试的必要性 183
10.5.2 存储器测试方法 184
10.5.3 BIST的基本概念 185
10.5.4 存储器的测试算法 186
10.5.5 BIST模块在设计中的集成 188
10.6 边界扫描测试 190
10.6.1 边界扫描测试原理 190
10.6.2 IEEE 1149.1标准 190
10.6.3 边界扫描测试策略和相关工具 194
10.7 其他DFT技术 194
10.7.1 微处理器核的可测性设计 194
10.7.2 Logic BIST 196
10.8 DFT技术在SoC中的应用 197
10.8.1 模块级的DFT技术 197
10.8.2 SoC中的DFT应用 198
本章参考文献 199
第11章 低功耗设计 200
11.1 为什么需要低功耗设计 200
11.2 功耗的类型 201
11.3 低功耗设计方法 205
11.4 低功耗技术 206
11.4.1 工艺优化 206
11.4.2 电压优化 207
11.4.3 门控时钟技术 208
11.4.4 门级优化技术 211
11.4.5 低功耗SoC系统的动态管理 213
11.4.6 低功耗SoC设计技术的综合考虑 214
11.5 低功耗分析和工具 215
11.6 低功耗设计趋势 216
本章参考文献 217
第12章 后端设计 218
12.1 时钟树综合 218
12.2 布局规划 222
12.3 布线 224
12.4 ECO技术 226
12.5 功耗分析 227
12.6 信号完整性的考虑 228
12.6.1 信号完整性的挑战 228
12.6.2 压降和电迁移 230
12.6.3 信号完整性问题的预防、分析和修正 231
12.7 物理验证 232
12.8 可制造性设计/面向良品率的设计 233
12.8.1 DFM/DFY的基本概念 233
12.8.2 DFM/DFY方法 234
12.8.3 典型的DFM/DFY问题及解决方法 234
12.8.4 DFM/DFY技术的发展趋势 237
12.9 后端设计技术的发展趋势 237
本章参考文献 238
第13章 SoC中数模混合信号IP的设计与集成 239
13.1 SoC中的数模混合信号IP 239
13.2 数模混合信号IP的设计流程 239
13.3 基于SoC复用的数模混合信号（AMS）IP包 241
13.4 数模混合信号（AMS）IP的设计及集成要点 241
13.4.1 接口信号 241
13.4.2 模拟与数字部分的整体布局 242
13.4.3 电平转换器的设计 242
13.4.4 电源的布局与规划 243
13.4.5 电源/地线上跳动噪声的消除 244
13.4.6 其他方面的考虑 244
13.5 数模混合IP在SoC设计中存在的问题和挑战 245
13.6 SoC混合集成的新趋势 245
本章参考文献 248
第14章 I/O环的设计和芯片封装 249
14.1 I/O单元介绍 249
14.2 高速I/O的噪声影响 249
14.3 静电保护 250
14.3.1 ESD的模型及相应的测试方法 251
14.3.2 ESD保护电路的设计 253
14.4 I/O环的设计 256
14.4.1 考虑对芯片的尺寸的影响 256
14.4.2 考虑对芯片封装的影响 257
14.4.3 考虑对噪声的影响 258
14.4.4 考虑对芯片ESD的影响 258
14.5 SoC芯片封装 258
14.5.1 微电子封装的功能 258
14.5.2 微电子封装的发展趋势 259
14.5.3 当前的封装技术 259
14.5.4 封装技术发展的驱动力 261
本章参考文献 262
第15章 课程设计 263
15.1 基于ESL设计方法的Motion-JPEG视频解码器设计 263
15.1.1 实验内容 263
15.1.2 实验准备工作 264
15.1.3 SoCLib ESL仿真平台及MJPEG解码流程的介绍 265
15.1.4 实验1 构建基于SoCLib的单核SoC 266
15.1.5 实验2 构建基于SoCLib的MPSoC 272
15.1.6 实验3 系统软件开发——嵌入式操作系统及设备驱动设计 278
15.1.7 实验4 面向MJPEG解码的MPSoC系统优化 279
15.2 实验——基于ARM7TDMI处理器的SoC设计 281
15.2.1 任务目标 281
15.2.2 设计参考 281
15.2.3 建议使用的EDA工具 281
15.2.4 基本SoC设计方案 282
15.2.5 实验要求 284
15.3 项目进度管理 284
15.3.1 项目任务与进度阶段 284
15.3.2 进度的管理 284
本章参考文献 291
附录A Pthread多线程编程接口 292
附录B SoCLib系统支持包 295