Verilog HDL数字设计与建模
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- 作者： (美)Joseph Cavanagh
- 译者： 陈亦欧 李林 黄乐天
- 丛书名： 国外电子与通信教材系列
- 出版社：电子工业出版社
- ISBN：9787121140938
- 上架时间：2011-9-5
- 出版日期：2011 年8月
- 开本：16开
- 页码：579
- 版次：1-1
- 所属分类：
计算机 > 计算机辅助设计与工程计算 > VHDL
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利用 verilog 进行数字系统设计与仿真是电子系统工程师必备的技能之一,这本书最突出的特色就是对数字电路系统的工程仿真和设计技术进行了深入的讨论。本书的内容涵盖了电路建模、基本语法与电路、典型数学运算、复杂的编码/解码/纠错电路、各类时序状态机和完整的流水线 risc 处理器的设计等。 书中给出的所有工程设计实例均为可独立运行及验证的实用电路模块,并给出了所有例子的完整verilog 源代码、testbench、仿真结果和仿真波形。 附录中还给出了部分课后习题的参考答案。
《verilog hdl数字设计与建模》可作为电子信息类和计算机科学等专业的高年级本科生与研究生的教材,对于初步接触过数字逻辑设计的相关领域的工程师也是一本很有价值的参考书。
《verilog hdl数字设计与建模》可作为电子信息类和计算机科学等专业的高年级本科生与研究生的教材,对于初步接触过数字逻辑设计的相关领域的工程师也是一本很有价值的参考书。
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《verilog hdl数字设计与建模》
第1章简介
1.1hdl的历史
1.2verilog hdl
1.2.1ieee标准
1.2.2特性
1.3断言
第2章概述
2.1设计方法
2.2模16同步计数器
2.34比特行波进位加法器
2.4模块和端口
2.4.1设计一个用于仿真的testbench
2.4.2结构定义
2.5数据流建模简介
2.5.1二输入异或门
2.5.2带延迟信息的四个二输入与门
2.6行为级建模简介
2.6.1三输入或门
2.6.24比特加法器
第1章简介
1.1hdl的历史
1.2verilog hdl
1.2.1ieee标准
1.2.2特性
1.3断言
第2章概述
2.1设计方法
2.2模16同步计数器
2.34比特行波进位加法器
2.4模块和端口
2.4.1设计一个用于仿真的testbench
2.4.2结构定义
2.5数据流建模简介
2.5.1二输入异或门
2.5.2带延迟信息的四个二输入与门
2.6行为级建模简介
2.6.1三输入或门
2.6.24比特加法器
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